مدار مجتمع دیجیتال برنامه‌پذیر: تفاوت میان نسخه‌ها

 

'''''اشکال زدایی'''''

یکی از سخت ترین و زمان بر ترین وظایف در الگو سازی FPGA اشکال زادیی طرح‌های سیستم می‌باشد. با ظهور طرح‌های ASIC و SoC پیچیده و وسیع، کار اشکال زدایی خیلی سخت و زمان بر شده است. برای اشکال زدایی یک الگوی اولیه FPGA، پروب‌هایی مستقیماً به طرح RTL وصل شده است تا سیگنال‌های خاصی را برای مشاهده، سنتز، دانلود بر روی ایستگاه مدل اولیه FPGA؛ در دسترس قرار دهند. ابزارهای استاندارد متعددی توسط صنف FPGA معرفی شده است که شامل ChipScope و SignalTAP می‌باشند. این ابزارها می‌توانند حداکثر ۱۰۲۴ سیگنال را پروب کرده و مستلزم اجرای وسیع LUT و منابع حافظه می‌باشد. برای SoC و سایر طرح‌ها، اشکال زدایی کافی مستلزم دسترسی همزمان به ۱۰۰۰۰سیگنال یا بیشتر می‌باشد. اگر مشکل در بررسی اولیه با مجموعه پروب‌ها قابل تشخیص و رفع نباشد، دسترسی به سیگنال‌های بیشتر منجر به موقعیت «فعلاً واسه امروز برو خونه» می‌گردد. این بخاطر طولانی و پیچیده بودن جریان CAD برای سنتز، قرار دادن، و مسیریابی است که بین ۸ تا ۱۸ ساعت تکمیلش طول می‌کشد. یک رویکرد بدیع استفاده از ابزار سرتوس شرکت تکترونیکس (Certus tool from Tektronix) [10] می‌باشد که مرئی شدن کامل سطح RTL را برای اشکال زدایی تحت FPGA فراهم ساخته است. این ابزار از تمرکز کننده‌های چند مرحله‌ای فوق العاده مکفی به عنوان پایه‌ای برای مشاهده شبکه در تلاش برای کاهش تعداد LUTهای لازم برای هر سیگنال برای افزایش تعداد سیگنالی که در فضای موجود پروب می‌شوند، استفاده می‌کند. . توانایی نگرش هر گونه ترکیبی از سیگنال‌ها منحصر به سرتوس می‌باشد و یکی از مشکلات خیلی بزرگ و حیاتی مدل سازی اولیه را برطرف نموده است