نمونه‌سازی اف‌پی‌جی‌ای
نمونه‌سازی اف‌پی‌جی‌ای (FPGA)، گاهی اوقات نیز به عنوان نمونه‌سازی مبتنی بر مدار مجتمع دیجیتال برنامه‌پذیر انگلیسی: Field-programmable gate array (FPGA)، نمونه‌سازی مدارهای مجتمع با کاربرد خاص (ای‌اس‌آی‌سی) (انگلیسی: Application-specific integrated circuit (ASIC)) یا نمونه‌سازی سیستم روی یک تراشه (اس‌اوسی) انگلیسی: system-on-chip (SoC) نامیده می‌شود، روشی برای طراحی نمونه اس‌اوسی و ای‌اس‌آی‌سی در اف‌پی‌جی‌ای برای تأیید سخت‌افزار و توسعه نرم‌افزار اولیه است.
روش‌های تأیید طراحی سخت‌افزار و همچنین نرم‌افزار اولیه و طراحی مجدد سیستم عامل تبدیل به جریان اصلی شده‌اند. طراحی نمونه اس‌اوسی و ای‌اس‌آی‌سی با یک یا چند اف‌پی‌جی‌ای به روش خوبی برای انجام این کار تبدیل شده‌است.
چرا نمونه‌سازی اهمیت دارد؟
ویرایش- طراحی اس‌اوسی در نمونه اولیه اف‌پی‌جی‌ای یک راه قابل اطمینان برای اطمینان از کارکرد درست آن است. در مقایسه با طراحانی که تنها با تکیه بر شبیه‌سازی نرم‌افزاری، می‌توانند تأیید کنند که طراحی سخت‌افزار آن‌ها درست است. حدود یک سوم از تمام طرح‌های اس‌اوسی فعلی در طول عبور از اولین سیلیکون بدون خطا هستند، و تقریباً نیمی از همه چرخش‌های مجدد به دلیل اشتباهات منطقی در حین کار به وجود می‌آیند.[۱] یک بستر نمونه برداری اولیه می‌تواند قبل از اولین انتقال سیلیکون، سخت‌افزار، سیستم عامل و نرم‌افزار کاربردی نرم‌افزار را تأیید کند.[۲]
- کاهش دوره (انگلیسی: Time-To-Market (TTM)): در جامعه تکنولوژیکی امروزی، محصولات جدید به سرعت در حال معرفی هستند و عدم دسترسی به یک محصول در یک بازار مشخص می‌تواند هزینه قابل توجهی را به شرکت تحمیل کند.[۳] اگر محصولی خیلی دیر وارد بازار شود، بی‌فایده خواهد بود و شرکت مسِولیت سرمایه‌گذاری در محصول را بر عهده دارد. پس از فرایند طراحی، اف‌پی‌جی‌ای‌ها برای تولید آماده می‌شوند، در حالی که تولید ای‌اس‌آی‌سی‌های استاندارد بیشتر از شش ماه طول می‌کشد.[۳]
- هزینه توسعه:هزینه تولید ۹۰ نانومتر نوار ضبط ای‌اس‌آی‌سی / اس‌اوسی در حدود ۲۰ میلیون دلار است و مجموعه ماسک به تنهایی بیش از ۱ میلیون دلار هزینه دارد.[۱] انتظار می‌رود که هزینه‌های توسعه ۴۵ نانومتر به ۴۰ میلیون دلار برسد. با افزایش هزینه مجموعه‌های ماسک و کاهش مداوم اندازه IC، به حداقل رساندن تعداد اسپین‌های مجدد برای فرایند توسعه حیاتی است.
موانعی که تیم‌های توسعه یافته که نمونه‌های اف‌پی‌جی‌ای را دریافت می‌کنند با آن روبه رو می‌شوند، می‌توانند به سه «قوانین» تقسیم شوند:
- اس‌اوسی‌ها از اف‌پی‌جی‌ای‌ها بزرگ‌تر هستند.
- اس‌اوسی‌ها از اف‌پی‌جی‌ای‌ها سریع تر هستند.
- طرح‌های اس‌اوسی‌ها ضد اف‌پی‌جی‌ای است.
قرار دادن یک طراحی اس‌اوسی در یک نمونه اولیه اف‌پی‌جی‌ای مستلزم برنامه‌ریزی دقیق برای دستیابی به اهداف نمونه برداری با کمترین تلاش است. برای به حداقل رساندن توسعه نمونه اولیه، یکی از بهترین شیوه‌ها که به نام «طراحی برای نمونه‌سازی (دی‌اف‌پی)» (انگلیسی: Design for Prototyping (DFP)) نامیده می‌شود، هم بر سبک طراحی اس‌اوسی هم در شیوه‌های پروژه اعمال شده توسط تیم‌های طراحی تأثیر می‌گذارد. توصیه‌های رویه‌ای شامل افزودن توافقنامه دی‌اف‌پی به استانداردهای برنامه‌نویسی RTL، استفاده از یک محیط شبیه‌سازی سازگار با نمونه اولیه و ایجاد استراتژی اشکال‌زدایی در سیستم با تیم نرم‌افزاری است.
اشکال‌زدایی
ویرایش
یکی از وظایف سخت‌افزاری و وقت گیر در نمونه‌سازی اولیه اف‌پی‌جی‌ای، طراحی سیستم‌های اشکال‌زدایی است. اشکال‌زدایی با ظهور طرح‌های بزرگ و پیچیده‌ای‌اس‌آی‌سی و اس‌اوسی بسیار دشوار و وقت گیر شده‌است. برای رفع اشکال نمونه اولیه اف‌پی‌جی‌ای، پروب‌ها به‌طور مستقیم به طراحی RTL اضافه می‌شوند تا سیگنال‌های خاصی را برای مشاهده، سنتز و دانلود روی پلت فرم نمونه اولیه اف‌پی‌جی‌ای در دسترس قرار بدهند.
دو نمونه از ابزارهای استاندارد اشکال‌زدایی ارائه شده توسط فروشندگان اف‌پی‌جی‌ای، ChipScope و SignalTAP است. این ابزارها می‌توانند حداکثر ۱۰۲۴ سیگنال را بررسی کنند و نیاز به منابع LUT و حافظه گسترده داشته باشند. برای اس‌اوسی و طرح‌های دیگر، اشکال‌زدایی کارآمد اغلب به دسترسی همزمان به سیگنال‌های ۱۰٬۰۰۰ یا بیشتر نیاز دارد. اگر یک اشکال توسط مجموعه اولیه پروب‌ها پیدا نشود، دسترسی به سیگنال‌های اضافی در وضعیت «رفتن به خانه در روز» قرار می‌گیرد. این به دلیل جریان های طولانی و پیچیده CAD برای سنتز و محل و مسیر است که می‌تواند از ۸ تا ۱۸ ساعت برای تکمیل نیاز داشته باشد.
رویکردهای پیشرفته شامل ابزارهایی مانند Certus از Tektronix[۵] یا EXOSTIV از آزمایشگاه‌های Exostiv[۶] است.
Certus در اشکال‌زدایی مبتنی بر اف‌پی‌جی‌ای دید را در سطح RTL بهبود می‌بخشد. این یک متمرکز کننده چند مرحله‌ای بسیار کارآمد را به عنوان پایه‌ای برای شبکه مشاهده برای کاهش تعداد LUTهای مورد نیاز در هر سیگنال برای افزایش تعداد سیگنال‌هایی که می‌تواند در یک فضای مشخص مورد بررسی قرار گیرد، استفاده می‌کند. توانایی مشاهده هر ترکیبی از سیگنال‌ها برای Certus منحصر به فرد است و از طریق یکی از مهم‌ترین تنگناها نمونه‌سازی می‌شود.[۷]
منابع
ویرایش- ↑ ۱٫۰ ۱٫۱ «نسخه آرشیو شده». بایگانی‌شده از اصلی در ۲ فوریه ۲۰۱۳. دریافت‌شده در ۱۸ ژانویه ۲۰۱۸.
- ↑ http://www.tayden.com/publications/Nanometer%20Prototyping.pdf
- ↑ ۳٫۰ ۳٫۱ «FPGA Prototyping to Structured ASIC Production to Reduce Cost, Risk & TTM». Design And Reuse. دریافت‌شده در ۲۰۱۸-۰۱-۱۸.
- ↑ «Prototyping system designs on fpgas». www.newelectronics.co.uk. بایگانی‌شده از اصلی در ۶ مارس ۲۰۱۲. دریافت‌شده در ۲۰۱۸-۰۱-۱۸.
- ↑ «Tektronix Shakes Up Prototyping – EEJournal». www.eejournal.com (به انگلیسی). دریافت‌شده در ۲۰۱۸-۰۱-۱۸.
- ↑ «Exostiv Labs announces the availability of its 'EXOSTIV' solution for FPGA debug». Design And Reuse. دریافت‌شده در ۲۰۱۸-۰۱-۱۸.
- ↑ "Log in | Tektronix". www.tek.com (به انگلیسی). Archived from the original on 1 November 2012. Retrieved 2018-01-18.
پیوند به بیرون
ویرایش- FPGA Prototyping Solutions
- FPGA Prototyping Docs & Papers