مدار مجتمع دیجیتال برنامه‌پذیر: تفاوت میان نسخه‌ها
محتوای حذف‌شده محتوای افزوده‌شده
بدون خلاصۀ ویرایش |
بدون خلاصۀ ویرایش |
||
خط ۴۹:
طراحی سیستم معمولاً از بیشتر از چند حیطه ساعت با حیطه انتقال سیگنال جداگانه تشکیل شده است. نوسانگرهای ساعت درجا (آن بورد) و خطوط ساعت همگانی معمولاً این مسائل را تخفیف می دهند، اما گاهی اوقات این منابع ممکن است محدود بوده یا تمامی ملزومات طرح را لحاظ نکند. بایستی ساعت های داخلی در وسایل FPGA پیاده سازی شود از آنجاییکه خط ساعت و بافرهای ساعت متصل به هم در بین FPGAها محدود می باشد. طرح های ساعت دهی درونی در میان چندین FPGA پارتیشن بندی می شوند تا از تولید گر ساعت داخلی FPGA نسخه برداری شده، از کم بودن شیب ساعت در بین سیگنال های درون-FPGA اطمینان حاصل شود. علاوه بر این، هر گونه منطق ساعت گیت بندی شده بایستی به ساعتی تبدیل شود که قادر به استفاده از کاهش شیب باشد زمانی که در فرکانس های بالای ساعت فعال است.
عبور از حیطه ساعت نبایستی در FPGAهای مجزا پارتیشن بندی شود. سیگنال هایی که از این پل زنی عبور می کنند بایستی به صورت درونی در داخل یک FPGA منفرد نگه داشته شوند؛ از آنجایی که موجب اضافه شدن زمان تاخیر بین FPGA شده که می تواند مشکلاتی در حیطه های مختلف ایجاد نماید. همچنین توصیه می شود که سیگنال های مسیریابی شده بین FPGAها بر روی رجیسترها ساعت بندی شوند.
'''''اشکال زدایی'''''
یکی از سخت ترین و زمان بر ترین وظایف در الگو سازی FPGA اشکال زادیی طرح های سیستم می باشد. با ظهور طرح های ASIC و SoC پیچیده و وسیع، کار اشکال زدایی خیلی سخت و زمان بر شده است. برای اشکال زدایی یک الگوی اولیه FPGA، پروب هایی مستقیماً به طرح RTL وصل شده است تا سیگنال های خاصی را برای مشاهده، سنتز، دانلود بر روی ایستگاه مدل اولیه FPGA؛ در دسترس قرار دهند.ابزارهای استاندارد متعددی توسط صنف FPGA معرفی شده است که شامل ChipScope و SignalTAP می باشند. این ابزارها می توانند حداکثر 1024 سیگنال را پروب کرده و مستلزم اجرای وسیع LUT و منابع حافظه می باشد. برای SoC و سایر طرح ها، اشکال زدایی کافی مستلزم دسترسی همزمان به 10000سیگنال یا بیشتر می باشد. اگر مشکل در بررسی اولیه با مجموعه پروب ها قابل تشخیص و رفع نباشد، دسترسی به سیگنال های بیشتر منجر به موقعیت «فعلاً واسه امروز برو خونه» می گردد. این بخاطر طولانی و پیچیده بودن جریان CAD برای سنتز، قرار دادن، و مسیریابی است که بین 8 تا 18 ساعت تکمیلش طول می کشد. یک رویکرد بدیع استفاده از ابزار سرتوس شرکت تکترونیکس (Certus tool from Tektronix) [10] می باشد که مرئی شدن کامل سطح RTL را برای اشکال زدایی تحت FPGA فراهم ساخته است. این ابزار از تمرکز کننده های چند مرحله ای فوق العاده مکفی به عنوان پایه ای برای مشاهده شبکه در تلاش برای کاهش تعداد LUTهای لازم برای هر سیگنال برای افزایش تعداد سیگنالی که در فضای موجود پروب می شوند، استفاده می کند. . توانایی نگرش هر گونه ترکیبی از سیگنال ها منحصر به سرتوس می باشد و یکی از مشکلات خیلی بزرگ و حیاتی مدل سازی اولیه را برطرف نموده است
== استفاده ==
| |||